Durante el octavo Taller de Intercambio entre la Industria, la Academia y la Investigación en Seúl, el vicepresidente de Samsung Foundry, Shin Jong-shin, lanzó una afirmación que refleja el nuevo rumbo del sector: “La miniaturización del proceso por sí sola solo ofrece mejoras del 10 al 15%”. En otras palabras, reducir nanómetros ya no garantiza un salto real de rendimiento. 
La era en la que cada nodo más pequeño significaba chips mucho más potentes ha llegado a su límite, y ahora el futuro depende de combinar diseño, arquitectura y tecnología en lo que se conoce como Design-Technology Co-Optimization (DTCO).
El proceso de 2 nm de Samsung, basado en la arquitectura Gate-All-Around (GAA), marca un gran paso adelante para la compañía, ofreciendo un aumento notable en eficiencia energética y rendimiento frente a los antiguos FinFET. Sin embargo, Shin dejó claro que ya no basta con reducir transistores: “En 7 nm, aproximadamente el 10% de las mejoras provino del DTCO. En 3 nm y menos, esa cifra llegará al 50%”. En resumen, el progreso ya no se mide solo en nanómetros, sino en qué tan bien se integran diseño y fabricación.
El DTCO no es solo una palabra de moda; es una nueva filosofía de ingeniería. Reúne a diseñadores y expertos en procesos para superar los límites del silicio tradicional. Según el medio surcoreano The Elec, Samsung incluso colabora con empresas como Tesla para rediseñar celdas y mejorar la distribución interna del chip, logrando más eficiencia y menor consumo. En la práctica, el objetivo es hacer más con menos superficie y menos energía.
La transición de Samsung de FinFET a GAA refleja este cambio de mentalidad. Aunque su primer proceso de 3 nm tuvo problemas de rendimiento, la nueva versión de 2 nm promete resultados sólidos. Shin explicó que incluso un avance del 1% puede definir qué proceso se adopta: “En el mundo de los semiconductores, una diferencia mínima puede decidir todo”. Para lograr esas mejoras diminutas pero críticas, Samsung ya está aplicando inteligencia artificial en el diseño automatizado de estructuras más compactas y eficientes.
Pero el futuro no se detiene ahí. La empresa está expandiendo su visión hacia el System-Process Co-Optimization (SPCO) y el System-Design-Process Co-Optimization (SDTCO), que llevan la optimización más allá del transistor, abarcando todo el sistema y su integración con el software. Según reportes, Samsung ya completó el diseño base de su proceso de 2 nm de segunda generación, mientras que la versión mejorada SF2P+ llegaría en un par de años. En lugar de correr hacia los 1.4 nm, la compañía parece apostar por la madurez y la perfección del proceso actual, buscando ventaja sobre TSMC en el largo plazo.
La carrera de los chips ha cambiado: ya no se trata de quién fabrica el transistor más pequeño, sino de quién diseña el más inteligente. IBM lo advirtió hace más de una década, y hoy la industria vive ese punto de inflexión. Con el apoyo de la IA, la computación cuántica y nuevas técnicas de empaquetado, el futuro de los semiconductores dependerá más del ingenio que de los nanómetros.
1 comentario
¿Cuándo llega ese ordenador cuántico que responde antes de preguntar? 😆